電子元(yuán)AAA与❌BB杂交㊙️器件電路布局(jú)的可靠性設計(ji)--跳線

    9. 6.1 電子線路的可(ke)靠性設計原則(ze)
    采用各種電子(zǐ)元器件進行系(xi)統或整機線路(lù)設計⁉️時，設🏒計師(shi)不僅必須考慮(lü)如何實現規定(ding)的功能，而且應(yīng)該考慮采用何(hé)☀️種設🈲計方案才(cái)能充分發揮元(yuán)器件固有可靠(kao)性的潛力，提高(gao)系統或⭐整機的(de)可靠性水平。這(zhe)就是通常所說(shuo)的可✉️靠性設計(jì)。
    電子線路的可(kě)靠性設計是一(yi)個内容相當廣(guǎng)泛而具體💁的問(wen)題⛹🏻‍♀️，采用不同類(lèi)型的器件或者(zhě)要實現不同的(de)電路功能，都會(huì)有不同的可靠(kào)性設計考慮。這(zhè)裏首先給出電(diàn)子線路🔞可靠性(xìng)設計的👈一些基(ji)本原則，在8.6.2節再(zài)給出幾種具體(tǐ)電路的設計規(gui)則。
    1. 簡化設計
由(yóu)于可靠性是電(diàn)路複雜性的函(hán)數，降低電路的(de)複雜性可以相(xiàng)應的提高電路(lù)的可靠性，所以(yi)，在實現規定功(gōng)能的前👣提下，應(yīng)盡量使電路結(jié)構簡單，最大限(xiàn)度的減少所📧用(yòng)元器件的類型(xíng)和品種，提高元(yuán)器件的複用率(lü)。這是提高電路(lù)可靠性的一種(zhǒng)簡單而實用的(de)方法。
簡化設計(ji)的具體方案可(kě)以根據實際情(qing)況來定，一般使(shǐ)用的方法有：
    (1)多(duo)個通道共用一(yī)個電路或器件(jiàn)。
    (2)在保證實現規(guī)定功能指标的(de)前提下，多采用(yong)集成電路，少采(cai)用分立器件，多(duo)采用規模較大(da)的集成電路，少(shǎo)采用規模較小(xiao)❌的集🚩成電路。集(jí)成度的提高可(kě)以減少元器件(jian)之間的連線、接(jie)點以及封裝的(de)數目🥰，而這些連(lian)接點的可🌈靠性(xìng)常常🔞是造成電(diàn)路失效的主要(yào)原因。
    (3)在邏輯電(diàn)路的設計中，簡(jian)化設計的重點(diǎn)應該放在減少(shao)邏輯器件的數(shù)目，其次才是減(jian)少門或輸入端(duan)的數🔞目。因爲一(yi)般而言，與減少(shao)電路的複雜度(du)相比較，提高電(diàn)路的集成度對(dui)于提🌈高系統可(kě)靠性的效🌈果更(gèng)爲明顯。
    (4)多采用(yong)标準化、系列化(hua)的元器件，少采(cǎi)用特殊的或未(wei)經定型和考驗(yan)的元器件。
    (5)能用(yòng)軟件完成的功(gong)能，不要用硬件(jiàn)實現。
    (6)能用數字(zi)電路實現的功(gong)能，不要用模拟(nǐ)電路完成💋，因爲(wei)數字電路的可(kě)靠性和标準化(hua)程度相對較高(gāo)。但是，有時模拟(nǐ)電路的功🤩能用(yong)數字電路實現(xian)會導緻器件🌏數(shù)目的明顯增加(jiā)，這時就要根🌂據(jù)具體情況☂️統籌(chou)考慮，力求選用(yong)🐆最佳方案🐕。
    在簡(jiǎn)化設計時應注(zhù)意三點：：一是減(jian)少元器件不會(hui)導緻其它元器(qì)件承受應力的(de)增加，或者對其(qi)它元器件的性(xing)能要求更加苛(kē)🔆刻；二是在用一(yī)種元器件完成(cheng)多種功能時，要(yào)确認該種器件(jian)在性能指标和(hé)可靠性方面是(shì)否能夠同時滿(mǎn)足幾個方面的(de)要求㊙️；三是爲滿(mǎn)足系統安全性(xing)、穩定性、可測性(xìng)、可維修性🚶‍♀️或降(jiàng)額和冗📐餘設計(jì)等的要求所增(zeng)加的電路或元(yuan)器件不能省略(lue)。
    2. 低功耗設計
    電(diàn)子系統向着小(xiao)型化和高密度(du)化發展，使得其(qí)内部💛熱功率密(mi)度增加，可靠性(xìng)随之降低。降低(dī)電路的🌈功耗，是(shi)減少系統内部(bù)溫升的主要途(tu)徑。這可以從兩(liǎng)方面⚽着手，一是(shi)盡量采用低👣功(gong)耗器件，如在滿(mǎn)足工作速度的(de)情況下🔆，盡量采(cǎi)用CMOS電路。而不用(yong)TTL電路；二是在完(wán)成規定功能的(de)前提下，盡量簡(jiǎn)化邏輯電路😍，并(bìng)更多的讓軟🙇🏻件(jian)來完成硬件的(de)功能，以減少整(zheng)機硬件的數量(liàng)。
    3. 保護電路設計(jì)
    電子系統在工(gong)作中可能會受(shou)到各種不适當(dāng)應力或☎️外界幹(gàn)擾信号的影響(xiǎng)，造成電路工作(zuo)不正常，嚴重時(shi)會導緻内部器(qi)件的損壞。爲此(cǐ)，在電路設計中(zhōng)，有必要根據具(jù)🔞體情況設計必(bi)要的保☁️護電路(lu)。如在電路的信(xin)号輸入端設計(ji)靜電保護電路(lu)，在電源輸入端(duan)設計浪湧幹擾(rao)抑制🌂電路，在高(gao)頻㊙️高速電路中(zhōng)加入噪聲抑制(zhi)或吸收網絡。具(ju)體保護電路的(de)形式可參閱本(běn)書有關章節。
    4. 靈(ling)敏度分析
    組成(cheng)電子系統的各(gè)個電路對于系(xì)統可靠性的貢(gòng)獻并不相同，而(er)組成電路的各(ge)個元器件對于(yú)該電路可靠性(xing)的貢獻也不會(huì)一樣。常常會有(yǒu)這樣的情況，某(mǒu)個元器件的參(cān)數退化嚴🙇‍♀️重，但(dan)對電路性能的(de)影響甚微；而另(lìng)一個元器件稍(shao)有變化，就對電(diàn)路性👄能産生顯(xian)著影響。這是因(yīn)爲一個元器件(jian)對于電路可靠(kao)性的影響（或一(yī)個子電路對于(yu)系統可靠性的(de)影響）不僅取決(jué)于💚該元器件（或(huò)子電路）自身的(de)質量，而且取決(jué)于該元器🌂件（或(huo)子電路）造成電(diàn)路（或系統）性能(néng)變化的靈敏度(du)。因⁉️此，在電🔅路設(she)計中，應進行靈(líng)敏度分析，确定(dìng)對🈲電路性能影(yǐng)響顯著的關鍵(jian)元器件或子電(dian)路。對其進行重(zhong)📧點設計。靈敏度(dù)分析可借助于(yu)現有的電路模(mó)拟器或邏輯🈲模(mó)拟器完成。這是(shì)提高電路可靠(kao)性的一個經濟(jì)有效的💁方法。
    5. 基(ji)于元器件的穩(wěn)定參數和典型(xing)特性進行設計(jì)
    電路設計通常(cháng)必須依據所選(xuan)用器件的參數(shu)指标來進行。爲(wèi)了保證電路的(de)可靠性，隻要可(ke)能，電路性能應(ying)❤️該基于器件的(de)最穩🈲定的參數(shù)來設計，同時應(ying)♈留出一些允許(xu)變化的餘量。對(dui)于那些由于工(gōng)藝離⛷️散性以及(jí)随時間、溫度和(he)其它環境應力(lì)而變化的不太(tài)穩定的性能參(cān)數，設計時應給(gei)予更爲寬容的(de)限制。對于那些(xie)不确定的無法(fa)控制的性能參(cān)數，設計時不宜(yí)采納，否🛀則無法(fa)保證電路✂️的可(ke)靠性和制造的(de)可重複性。如果(guo)🌍産品手冊中 記(jì)載有所需的特(te)✨性曲線圖、外部(bu)電路參數或典(diǎn)型應用電路時(shí)，應盡可能使用(yòng)該特性👈曲線或(huo)電路方案進行(háng)設計。
    6. 均衡設計(ji)
    在設計一個電(diàn)子系統時，總是(shì)要先将其分割(ge)爲若幹個電路(lu)塊，以便完成不(bú)同的功能。在系(xi)統分割時，應注(zhù)💛意電路功能和(he)♻️結構的均衡性(xìng)，這樣對提高系(xi)統可靠♋性有利(li)。這主要體現在(zai)🎯兩個方面：一是(shi)每塊電路的功(gōng)能應相對完整(zhěng)，盡量減少各個(ge)電路之間的聯(lian)接，以削🤟弱互連(lián)對電🐕路可靠性(xìng)的影響；二是各(gè)個電流所含元(yuán)器件的數量不(bú)要過于集中帶(dài)來的不可靠因(yin)素，同時也方便(bian)🛀🏻了裝配工藝設(she)計。
    7. 三次設計
    三(sān)次設計包括系(xi)統設計、參數設(she)計和容差設計(ji)。系🥵統設計是指(zhi)一般意義上的(de)設計；參數設計(ji)是利用❄️正交設(she)計法結合計算(suàn)機❗輔助設計，找(zhǎo)到穩定性好的(de)合理參數組，是(shi)三次設計的核(hé)心；容🎯差設計則(zé)是在系統的👨‍❤️‍👨最(zui)佳參數組合确(que)定之後，合理規(guī)劃組成✔️系統的(de)各個元器件的(de)容🤩差，使産品物(wu)美價廉。采用㊙️三(sān)次設計方法獲(huo)得的産品具有(yǒu)高的信噪比🐆，對(duì)于元器件的公(gōng)差與✨老化、工作(zuo)和環境☂️條件的(de)波動變化等具(jù)有很強的忍受(shou)能力，保證長時(shi)🔞間⛱️正常工作。因(yin)此，在所采用的(de)元器件質量等(děng)級相同的條件(jiàn)下，通過三次設(shè)計的電路的可(ke)靠性明顯高于(yu)未作三✏️次設計(ji)的電路。
    8. 冗餘設(she)計和降額設計(ji)
冗餘設計也稱(chēng)餘度設計，它是(shi)在系統或設備(bèi)中的關鍵電路(lù)部位，設計一種(zhong)以上的功能通(tōng)道，當一個⚽功能(néng)通道💃🏻發生故障(zhang)時，可🔴用另一個(gè)通道代替，從而(ér)♋可使局部故障(zhàng)不影響整個系(xi)🙇‍♀️統或設備的正(zheng)常工❄️作。采用冗(rǒng)餘設計，使得用(yòng)相對低可靠的(de)元器件構成可(kě)靠的系統或設(she)備成🧑🏽‍🤝‍🧑🏻爲可能。但(dan)是，采用冗餘設(shè)計會使電路的(de)複雜性以及系(xì)統的體積、重量(liang)、功耗和成本增(zēng)加，一般隻用于(yu)那些安全💋性要(yao)求非常高而且(qiě)難以維修的系(xi)❄️統。
9. 可靠性預計(jì)
    爲了驗證可靠(kao)性設計的效果(guǒ)，根據系統可靠(kào)性的要求，電路(lu)設計完成後，可(ke)對關鍵電路的(de)失效率進行預(yù)計，預計所依據(ju)💜的模🌈型和方法(fa)見國軍标GJB299《電子(zǐ)設備可靠性預(yù)🏃計手冊》。
9.6.2 常用集(jí)成電路的應用(yong)設計規則
    在電(diàn)路設計時，除了(le)以上所述的通(tong)用設計原則之(zhi)外，還要根據所(suǒ)用器件的具體(ti)情況，采用不同(tong)的設計規則。下(xia)🌂面給出用幾種(zhǒng)常用集成電路(lu)進行電路設計(jì)時應該遵循的(de)一些規則。這些(xie)規則所依據的(de)設計原理大多(duō)已經在本書的(de)有關章節裏予(yu)以闡述，這裏不(bú)再贅述。
    1. TTL電路應(yīng)用設計規則
    (1) 電(diàn)源
    •穩定性應保(bǎo)持在±5％之内；
    •紋波(bō)系數應小于5％；
    •電(diàn)源初級應有射(she)頻旁路。
    (2)去耦
    •每(měi)使用8塊TTL電路就(jiù)應當用一個0.01~0.1μF的(de)射頻電容器對(duì)電源電✉️壓進行(háng)去耦。去耦電容(róng)的位置應僅可(ke)能地靠近集成(chéng)電路，二者之間(jiān)的距離應在15cm之(zhī)内。每塊印制🏃電(diàn)路闆也應用一(yī)隻容量更大些(xiē)的低電感電容(róng)器對電源進㊙️行(háng)去耦。電🈲容器類(lei)型的選擇方法(fa)參見8.1.1節。
    (3)輸入信(xin)号
    •輸入信号的(de)脈沖寬度應長(zhǎng)于傳播延遲時(shí)間，以免出現反(fǎn)射噪聲；
    •要求邏(luo)輯“0”輸出的器件(jian)，其不使用的輸(shu)入端應将其接(jiē)地或與🐇同一門(men)電路的在用輸(shu)入端相連；
    •要求(qiu)邏輯“1”輸出的器(qi)件，其不使用的(de)輸入端應連接(jie)🐅到⚽一🌈個大于2.7V的(de)電壓上。爲了不(bu)增加傳輸延遲(chí)時間👣和噪聲敏(mǐn)感度🌈，所接電壓(ya)不要超過該電(dian)路的電壓最大(dà)額定值5.5V；
    •不使用(yòng)的器件，其所有(yǒu)的輸入端都應(ying)按照使功耗🚶最(zui)低的❤️方💜法連接(jie)，具體的處理方(fāng)法可參閱8.1.6節；
    •在(zài)使用低功耗肖(xiāo)特基TTL電路時，應(ying)保證其輸入端(duān)不出現負🍓電壓(ya)，以免電流流入(rù)輸入箝位二極(jí)管；
    •時鍾脈沖的(de)上升時間和下(xià)降時間應盡可(ke)能的短🤟，以便提(tí)高電路的抗幹(gàn)擾能力；
    •通常時(shi)鍾脈沖處于高(gāo)态時，觸發器的(de)數據不應改變(bian)。若一例外🚶，應查(cha)閱有關的數據(jù)規範；
    •擴展器應(yīng)盡可能地靠近(jin)被擴展的門，擴(kuò)展器的節點上(shang)不能有♍容性負(fù)載；
    •在長信号線(xian)的接收端應接(jie)一個500Ω～1kΩ的上拉電(diàn)阻，以便增加噪(zào)聲📐容限和縮短(duan)上升時間。
    (4)輸出(chū)信号
    •集電極開(kāi)路器件的輸出(chu)負載應連接到(dao)小于等于最大(dà)額💘定值的電壓(ya)上，所有其它器(qi)件的輸出負載(zǎi)應連接到VCC上；
    •長(zhang)信号線應該由(yóu)專門爲其設計(jì)的電路驅動，如(rú)線驅動器🌈、緩👅沖(chong)器等；
    •從線驅動(dong)器到接收電路(lu)的信号回路線(xiàn)應是連續的📐，應(ying)采❄️用特性阻抗(kàng)約爲100Ω的同軸線(xian)或雙扭線；
    •在長(zhǎng)信号線的驅動(dòng)端應加一隻小(xiao)于51Ω的串聯電阻(zǔ)🤩，以🔞便消除♌可能(neng)出現的負過沖(chong)。
    (5)并聯應用
    •除三(sān)态輸出門外，有(yǒu)源上拉門不得(dé)并聯連接。隻有(yǒu)一種情況例外(wài)，即并聯門的所(suo)有輸入端和輸(shū)出端均并聯在(zài)一起，而且這些(xie)門電路封裝在(zai)同一外殼内；
    •某(mǒu)些TTL電路具有集(ji)電極開路輸出(chu)端，允許将幾個(gè)電路的開集❤️電(dian)極輸出端連接(jie)在一起，以實現(xian)“線與”功能。但㊙️應(yīng)在該輸🔱出端加(jia)一⭐個上拉電阻(zǔ)，以便提供足☔夠(gòu)的驅🔴動信号和(hé)提高抗幹擾能(néng)力，上拉電阻的(de)阻值應根據該(gai)電路的扇出能(néng)力來确定。
    2. CMOS電路(lu)應用設計規則(zé)
    (1)電源
    •穩定性應(ying)保持在±5％之内；
    •紋(wen)波系數應小于(yú)5％；
    •電源初級應有(yǒu)射頻旁路；
    •如果(guo)CMOS電路自身和其(qi)輸入信号源使(shi)用不同的電源(yuan)，則開✊機時應⛱️首(shou)先接通CMOS電源，然(rán)後接通信号源(yuán)，關機時應該首(shou)先關💞閉信号源(yuán)，然後關閉CMOS電源(yuán)。 
    (2)去耦
    •每使用10～15塊(kuai)CMOS電路就應當用(yòng)一個0.01~0.1μF的射頻電(dian)容器對電源電(dian)壓👌進行去耦。去(qù)耦電容的位置(zhì)應僅可能地靠(kào)近集成電路，二(er)者之間的距離(li)應在15之内。每塊(kuài)印制電路闆🈚也(yě)應用一隻容量(liang)更大些的低電(diàn)感電容器對電(dian)源進行去耦。
    (3)輸(shū)入信号
    •輸入信(xin)号電壓的幅度(du)應限制在CMOS電路(lu)電源電壓範圍(wei)之✔️内，以🏃🏻‍♂️免引發(fā)闩鎖；
    •多餘的輸(shu)入端在任何情(qing)況下都不得懸(xuan)空，應适當的連(lian)接到CMOS電💜路的電(dian)壓正端或負端(duan)上；
    •當CMOS電路由TTL電(diàn)路驅動時，應該(gāi)在CMOS電路的輸入(ru)端與VCC之間連一(yī)☁️個上拉電阻；
    •在(zai)非穩态和單穩(wen)态多諧振蕩器(qi)等應用中，允許(xǔ)CMOS電路有一🔞定的(de)輸入電流（通過(guo)保護二極管），但(dàn)應在其輸入加(jiā)接一隻串聯電(diàn)阻，将輸入電流(liu)限制在微安級(jí)的水平上。
    (4) 輸出(chu)信号
    •輸出電壓(yā)的幅度應限制(zhì)在CMOS電路電源電(diàn)壓範圍之内，以(yi)🌂免引發闩鎖；
    •長(zhǎng)信号線應該由(yóu)專門爲其設計(ji)的電路驅動，如(rú)線驅🏃‍♂️動🌈器、緩沖(chong)器等；
    •應避免在(zài)CMOS電流的輸出端(duan)接大于500pF的電容(róng)負載；
    •CMOS電路的扇(shan)出應根據其輸(shū)出容性負載量(liang)來确定，通常可(kě)🈲按下式計算：     
                                      ( 9.6 )
式(shì)中，FO爲扇出，CL爲CMOS電(dian)路的額定容性(xìng)負載電容，0.8是容(rong)性負載的降額(é)系數，CI爲CMOS電路的(de)額定輸入電容(róng)。
    (5)并聯應用
    •除三(san)态輸出門外，有(yǒu)源上拉門不得(dé)并聯連接。隻有(you)一⭐種情況例外(wài)，即并聯門的所(suǒ)有輸入端均并(bìng)聯在🔞一起，而且(qie)這些門電路封(feng)裝在同一外殼(ké)内。
    3.線性放大器(qì)應用設計規則(ze)
    (1) 電源
    •穩定性應(ying)保持在±1%之内；
    •紋(wén)波系數應小于(yu)1％；
    •電源初級應有(yǒu)射頻旁路；
    (2) 去耦(ou)
    •每使用10塊線性(xing)集成電路就應(ying)當用一個0.01~0.1μF的射(shè)頻電容🥰器對電(diàn)🛀🏻源電壓進行去(qù)耦。去耦電容的(de)位置應僅♉可能(néng)地靠近集成電(diàn)路，二者之間的(de)距離應在15cm之内(nèi)。每塊印制電路(lu)😍闆也應用一隻(zhi)容量更大些的(de)低電感電容器(qì)對電源進行去(qù)耦。
    (3) 輸入信号
    •差(cha)模輸入電壓和(he)共模輸入電壓(ya)均不應超過它(ta)們的最大額定(ding)值的60％；
    •所有不使(shi)用的輸入端均(jun1)應按照使功耗(hào)最低的方式進(jin)行連接；
    •如果器(qì)件具有兩個以(yǐ)上的外部調整(zheng)點，必須多次調(diao)📱整，僅一次是不(bú)行的。
    (4) 輸出信号(hao)
    •長信号線應該(gai)由專門爲其設(she)計的電路驅動(dòng)，如線驅動器、緩(huǎn)沖🏃‍♂️器等；
    •從線驅(qū)動器到接收電(dian)路的信号回路(lu)線應采用連續(xu)同軸線或🏃雙扭(niǔ)線，其特性阻抗(kàng)應與連接端口(kǒu)的阻抗💜相匹配(pèi)。
    4. 線性電壓調整(zheng)器應用設計規(gui)則
    (1)輸入電壓
    •輸(shū)入電壓不應超(chao)過其最大額定(dìng)值的80％；
    •差分輸入(rù)電壓應該比推(tui)薦的最小電壓(ya)大20％，以保持💋适當(dang)的輸出☂️電壓。
    (2)輸(shū)出負載
    •最大輸(shu)出負載不得超(chāo)過其最大額定(dìng)值的80％；
    •如果器件(jian)内部沒有包含(hán)短路保護電路(lù)，則應設計外💃部(bù)短路保護電路(lù)。
    (3)散熱
    •電壓調整(zhěng)器應該安裝散(sàn)熱器，其散熱面(miàn)積應能夠散掉(diao)🌈器件承受最大(dà)功率時所産生(sheng)的熱量。
9.6.3 印制電(dian)路闆布線設計(ji)
    目前電子元器(qi)件用于各類電(dian)子設備和系統(tong)時，仍然以☀️印制(zhì)🌈電路闆爲主要(yao)裝配方式。實踐(jian)證明，即使電原(yuán)理圖設計正确(què)，印制電路闆布(bù)線設計不當，也(ye)會對器件的可(ke)靠性産🌂生不利(li)👣的影響🈲。例如，将(jiāng)印制電路闆用(yong)于裝配高㊙️速數(shu)字集🎯成電路時(shi)✍️，電路上出🔞現的(de)瞬變電流通過(guo)印制☔導線時，會(hui)産生沖擊電流(liú)🚶。如果印制導線(xian)🚶‍♀️的阻抗比較大(da)，特别是電感較(jiào)大時，這種沖擊(ji)電流的幅值會(hui)很大，有可😘能對(duì)器件造成損害(hai)。如果印制闆兩(liang)🏃‍♂️條細平行線靠(kao)得👨‍❤️‍👨很近，則會形(xíng)成信号波形的(de)延遲，在傳輸線(xiàn)的終端形成反(fǎn)射噪📧聲。因此，在(zai)設計印制闆布(bù)線的時候，應注(zhù)📱意采用正🤟确的(de)方法。
    1. 電磁兼容(rong)性設計
    電磁兼(jian)容性（EMC）是指電子(zi)系統及其元部(bù)件在各種電磁(ci)環❗境中仍能夠(gòu)協調、有效地進(jin)行工作的能力(li)。EMC設🏃‍♂️計的目的是(shì)既能抑制各種(zhong)外來的幹擾，使(shǐ)電路和設備在(zai)規定的電磁環(huán)境中能正常工(gōng)作，同時又能減(jian)少其本身對其(qi)它設備的電🆚磁(ci)幹擾。
    由于瞬變(biàn)電流在印制線(xian)條上所産生的(de)沖擊幹擾主要(yao)是由印制導線(xian)的電感成分造(zào)成的，因此，應盡(jin)🚩量減少印制導(dǎo)線的📱電感量。印(yìn)制導線的電感(gǎn)量與其長度成(chéng)正比，并随其寬(kuan)度的增加而下(xia)降，故短而粗的(de)導線對于抑制(zhì)⛷️幹擾是有利的(de)。
    時鍾引線、行驅(qu)動器或總線驅(qu)動器的信号線(xian)常常載👉有☔大的(de)🤟瞬❤️變電流，其印(yìn)制導線要盡可(kě)能地短；而對于(yú)電源線和地線(xian)這樣的難以縮(suo)短長度的布線(xian)，則應在印制闆(pǎn)面積和線條密(mì)度允許的條件(jian)下盡可能加大(dà)布線的寬度。對(dui)于一般電路，印(yìn)制導線寬度選(xuǎn)在1.5mm左右🔴，即可完(wán)全滿足要求；對(dui)于集成電路，可(ke)⁉️選爲0.2mm~1.0mm。
    采用平行(hang)走線可以減少(shao)導線電感，但導(dao)線之間的互感(gǎn)和分布⚽電容增(zēng)加，如果布局允(yǔn)許。最好采用井(jǐng)字形網狀地線(xian)結構，具體做法(fa)是印制闆的一(yī)面橫☔向布線，另(lìng)一面👌縱向布線(xiàn)，然後在交叉🤩孔(kǒng)處用鉚釘或金(jin)屬化⛷️孔相連。
    爲(wèi)了印制印制導(dao)線之間的串擾(rǎo)，在設計布線時(shi)應盡量🌈避免♈長(zhǎng)距離的平行走(zǒu)線，盡可能拉開(kai)線與線之間的(de)距離，信号線與(yǔ)地線及電源線(xiàn)盡可能不交🌈叉(cha)。在使👌用一般電(dian)路時💔，印制導🧑🏽‍🤝‍🧑🏻線(xiàn)間隔和長度設(she)計可以參考表(biao)9.7所列規則。在一(yī)些對幹擾十分(fen)敏感的信号線(xiàn)之間可以設置(zhì)一根接地的印(yin)制線，也可有🍉效(xiao)地抑制串擾。

爲(wèi)了抑制出現在(zài)印制線條終端(duān)的反射幹擾，除(chu)了特殊需⛷️要之(zhī)✍️外，應盡可能縮(suō)短印制線的長(zhang)度和采用慢📧速(sù)電🏃‍♀️路。必要時👄可(kě)加終端匹配，即(ji)在傳輸線的末(mò)端對地和電源(yuan)端各加接一個(gè)相同阻值的匹(pi)配電阻。根據經(jīng)驗，對一般速度(du)較快的TTL電路，其(qi)印制線條長于(yú)10cm以上時就應加(jiā)終端匹配措施(shī)。匹配電阻的⭕阻(zǔ)值應根據集成(cheng)電路的輸出驅(qu)動電流及吸收(shōu)電流的最大值(zhí)來決定。當使用(yòng)74F系列的TTL電路時(shi)，匹配電阻可采(cai)用330Ω，其等效的🌈終(zhōng)端阻抗爲165Ω。
    爲了(le)避免高頻信号(hao)通過印制導線(xian)産生的電磁輻(fú)射，在印制電路(lu)闆布線時，還應(yīng)注意以下要點(dian)：
    (1) 盡量減少印制(zhì)導線的不連續(xù)性，例如導線寬(kuān)度不✉️要突變，導(dao)線的拐角大于(yú)90O，禁止環狀走線(xian)等。這樣也有利(li)于提高印制導(dǎo)☔線耐🤞焊接熱的(de)能力。
    (2)時鍾信号(hao)引線最容易産(chǎn)生電磁輻射幹(gàn)擾，走線時應與(yǔ)地🈲線回路相靠(kao)近，不要在長距(ju)離内與信号線(xian)并行。
    (3)總線驅動(dong)器應緊挨其欲(yù)驅動的總線。對(duì)于那些離開🏃‍♀️印(yìn)制電路闆的引(yin)線，驅動器應緊(jǐn)挨着連接器。
    (4)數(shu)據總線的布線(xian)應每兩根信号(hao)線之間夾一根(gen)信号🥰地線。最好(hao)是緊挨着最不(bú)重要的地址引(yin)線放置地回路(lù)，因爲後🌈者常載(zai)有高頻電流。
(5)在(zai)印制闆布置高(gao)速、中速和低速(su)邏輯電路時，應(yīng)按照👣圖🐕9.41的方式(shì)排列器件。

  2. 接地(dì)設計
隻要布局(jú)許可，印制闆最(zui)好做成大平面(mian)接地方式，即印(yin)🌈制闆的一面全(quan)部用銅箔做成(chéng)接地平面，則另(lìng)一面📞作爲信号(hào)布線。這樣做有(yǒu)許多好處：
    (1)大接(jiē)地平面可以降(jiàng)低印制電路的(de)對地阻抗，有效(xiào)地抑制印制闆(pan)另一面信号線(xian)之間的幹擾和(hé)噪聲。例如，由于(yu)平行導線之間(jian)💋的分布電容在(zài)導線接近接地(dì)平面時會🐪變小(xiao)，因🍉此大接地平(ping)面可使印制線(xian)😘之間的串擾明(míng)顯削弱。
    (2)大接地(di)平面起着電磁(cí)屏蔽和靜電屏(ping)蔽的作用，可減(jiǎn)少外♉界對電路(lù)的高頻輻射幹(gan)擾以及減少電(dian)路對外界的高(gāo)頻輻射幹擾。
(3)大(da)接地平面還有(you)良好散熱效果(guo)，其大面積的銅(tong)箔☂️尤如💔金屬散(sàn)熱片，迅速向外(wai)界散發印制電(dian)路闆中的熱量(liang)。

 如果無法采用(yong)大接地平面，則(zé)應在印制電路(lu)闆的🔞周圍設計(jì)接地總線，接地(di)總線的兩端接(jie)到系統的公共(gòng)接地點上。接地(di)總線應盡可能(neng)地寬，其寬度至(zhi)少應爲2.5mm。
    數字電(diàn)路部分與模拟(ni)電路部分以及(jí)小信号電路和(hé)大功率電✌️路應(yīng)該分别并行饋(kuì)電。數字地與模(mó)拟地在✔️内部不(bu)得相連，屏蔽地(di)與電源地分别(bié)設置，去耦濾波(bō)電容應就近接(jie)地。
    3. 熱設計
    從有(yǒu)利于散熱的角(jiǎo)度出發，印制闆(pǎn)最好是直立安(ān)裝，闆與闆⭐之間(jiān)的距離一般不(bú)要小于2cm，而且元(yuán)器件👌在印制闆(pan)上的排列方式(shì)應遵循一定的(de)規則：
    (1)對于采用(yòng)自由對流空氣(qi)冷卻方式的設(she)備，最好是将集(jí)成電路（或其他(ta)元器件）安縱長(zhang)方式排列，如圖(tú)✍️9.42 (a)所示；對于采用(yòng)強制空氣冷卻(que)（如用風扇冷卻(què)）的設備，則應按(àn)橫長方式配置(zhi)，如圖9.42 (b)所示。
    (2)同一(yī)塊印制闆上的(de)元器件應盡可(kě)能按其發熱量(liàng)㊙️大小☁️及耐熱程(cheng)度分區排列，發(fā)熱量小或耐熱(re)性差的元器件(jiàn)（如小信号晶體(tǐ)☂️管、小規模集成(chéng)電路、電解電容(rong)器👉等）放在冷卻(què)氣🤩流的最👉上遊(yóu)（入口處），發熱量(liang)大或耐熱🚩性好(hǎo)的元器件（如功(gong)率晶體管、大規(gui)模集⭕成電路等(deng)）放在冷卻氣流(liu)🆚的最下遊（出口(kǒu)處）。
    (3)在水平方向(xiàng)上，大功率器件(jiàn)盡量靠近印制(zhì)闆邊沿♋布置🔴，以(yǐ)便縮短傳熱途(tu)徑；在垂直方向(xiang)上，大功率器件(jian)盡🚶量靠近印制(zhì)闆🙇‍♀️上方㊙️布置，以(yǐ)便減少這些器(qi)件工作時對其(qí)它元器件溫度(dù)的影響。
(4)溫度敏(mǐn)感器件最好安(an)置在溫度最低(di)的區域（如設備(bei)的底部👅），千萬不(bú)要将它放在發(fā)熱元器件的正(zheng)上方，多個器件(jiàn)最好是😘在水平(píng)面上交錯布局(jú)。
設備内印制闆(pan)的散熱主要依(yi)靠空氣流動，所(suo)以在📱設計時要(yao)研究空氣流動(dòng)路徑，合理配置(zhi)元器件或印制(zhì)電路🔅闆。空氣流(liu)動時總是趨向(xiàng)于阻力小的地(di)方流動，所以在(zài)印制電路闆上(shang)配置元器件時(shí)，要避🐆免在某個(ge)區域留有♊較大(dà)的空域。如圖9.43 (a)所(suo)示的那樣㊙️，冷卻(que)空氣大🐉多從此(ci)空域中流走，而(ér)元❗器件密集區(qu)⭕域很少有空🚩氣(qì)流過，這樣散熱(re)效果就大大降(jiàng)低。如果象圖9.43 (b)那(na)樣在空域中加(jia)上一排器件，雖(suī)然裝配密度提(tí)高了，但由于冷(leng)卻空氣的通路(lù)阻抗均勻，使空(kōng)氣流動也🛀🏻絕緣(yuan)，從而使散熱效(xiao)果改善。整機中(zhōng)多塊印制電路(lu)闆的配💚置也應(ying)注意同樣問題(ti)。
 
大量實踐經驗(yan)表明，采用合理(li)的元器件排列(lie)方式🆚，可以有效(xiào)地👌降低印制電(dian)路的溫升，從而(er)使器件及設備(bei)的故障率明顯(xian)下降🔞。
    此外，在高(gao)可靠應用場合(he)，應該采用銅箔(bo)厚一些的印制(zhì)電🏃‍♂️路闆基材，這(zhe)不僅可以增強(qiáng)印制闆的散熱(rè)能力🔱，而且㊙️有利(lì)于降低印制導(dǎo)線的電阻值，提(tí)高機械強度。如(ru)選用👉銅箔厚度(du)爲70μm的印制闆，相(xiang)對于銅箔厚度(dù)爲35μm的👨‍❤️‍👨印制闆，印(yìn)制導線的電阻(zǔ)值可降低1/2，散熱(rè)能力可增加✊一(yi)倍，而且在容易(yì)遭受劇烈的振(zhen)動和沖擊的環(huan)境♌中，不容易出(chū)現斷線之類的(de)機械故障。
    〔實例(li)〕集成電路在印(yin)制闆上的排列(liè)方式對其溫升(shēng)的影響
圖9.44給出(chū)了大規模集成(chéng)電路（LSI）和小規模(mó)集成電路（SSI）混合(he)安裝情況下的(de)兩種排列方式(shi)，LSI的功耗爲1.5W，SSI的功(gōng)耗爲0.3W。實測結果(guǒ)表明，圖💰9.44(a)所示🤞方(fāng)式使LSI的溫升達(dá)50℃，而圖9.44 (b)輻射導緻(zhi)的LSI的溫升爲40℃，顯(xian)🔞然采納後面一(yī)種方式對降低(di)LSI的失效🔴率更爲(wei)有利。

   這個例子(zǐ)也說明，應該盡(jìn)可能地使印制(zhi)闆上元器件的(de)🌏溫升趨🔱于均勻(yún)，這有助于降低(di)印制闆上的器(qì)件的溫度峰值(zhi)。 

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